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锁相环：参考振荡器与时钟分配缓冲器的选型
前言：
作者：Christopher Pearson，高级应用工程经理，
Jules Nikko De La Cruz，产品应用工程师
摘要
本文介绍了一种参考振荡器与时钟分配缓冲器的选型方法，用于优化锁相环(PLL)的带内相位噪声性能。评估参考源适用性有两种方法：(1)根据PLL的归一化相位噪声计算等效输入参考噪声底，以便与参考源进行比较；(2)将参考相位噪声曲线折算到PLL输出频率，以便与理论带内曲线进行直接比较。本文还讨论了参考输入转换速率对AM-PM转换的影响。仿真结果展示了理想参考配置与非理想参考配置之间的实际差异。
引言
为优化锁相环(PLL)的带内相位噪声性能，选择合适的参考振荡器和时钟分配缓冲器至关重要。图1展示了典型的参考振荡器、参考分配缓冲器、PLL和压控振荡器(VCO)框图。如图2所示，参考振荡器或时钟分配缓冲器的输出频率、相位噪声曲线和输出信号转换速率都会影响PLL的带内相位噪声性能。带内噪声是指在PLL环路带宽内的偏移频率处的噪声，如图2所示。
图1：典型PLL框图
图2：不同参考相位噪声曲线对PLL闭环相位噪声的影响
本文提供了一种用理想参考源时理论确定PLL带内相位噪声性能的方法，并介绍了一种快速估算非理想参考振荡器和时钟分配缓冲器附加效应的方法，而且完成了在ADIsimPLL™中比较理想参考与非理想参考的PLL仿真。
PLL概述
图1中的PLL/VCO构成一个反馈环路，将VCO锁定到输入参考频率。环路锁定时，fVCO由fREF与分频器值（RDIV、NDIV），如公式1。
鉴频鉴相器(PFD)频率(fPFD)由公式2给出。
或当环路锁定时
PLL输出相位噪声特性
带内输出相位噪声底
PLL输出频率fOUTT时产生的带内相位噪声底(LOUT)可通过公式4和公式5计算。大多数PLL数据手册提供LNORM，通常称为FOM。LNORM随温度、电荷泵电流、参考输入转换速率及其他变量而变化，如数据手册中的典型性能曲线所示。
或
例如，考虑一个LNORM = –239dBc/Hz、fPFD = 100MHz、NDIV = 100 (fOUT = 10GHz)的PLL
这个结果代表使用理想（无噪声）参考源时，PLL输出频率10GHz时的理论带内相位噪声底。
如公式4和公式5所示，输出带内相位噪声随NDIV数值以每十倍频程20dB的速度增加。因此，为获得最低的输出带内相位噪声，应选择使fPFD最大化、NDIV最小化的参考频率。
由1/f噪声引起的输出相位噪声
在非常低的偏移频率处，带内噪声可能会受到PLL的1/f噪声的影响。使用公式7近似计算给定偏移频率(fOFFSET)处的归一化1/f噪声(L1/f)。
PLL供应商通常将1/f噪声归一化到1GHz输出、10kHz偏移处(L1/f_1G_10k)。公式8和公式9可将L1/f换算为L1/f_1G_10k，反之亦然。
或
带内输出相位噪声本底与1/f输出相位噪声的合成
图3绘制了fPFD = 100MHz和500MHz时，公式4、公式7和公式10的带内相位噪声结果。带内相位噪声底(LOUT)随fPFD变化，且不随偏移频率改变。相反，1/f噪声(LOUT(1/f))不随fPFD变化，而以10dB/十倍频程的速率随偏移频率变化。
图3：理论带内相位噪声
参考源选择：参考噪声对PLL带内相位噪声曲线的影响
方法1：从PLL的带内相位噪声底计算参考相位噪声底
现代PLL的LNORM通常在–220dBc/Hz到–240dBc/Hz之间。公式11根据图4中绘制的LNORM，计算等效输入参考噪声底(LIN)。
图4：LNORM对应的等效输入参考噪声底与参考输入频率的关系
为了最小化系统相位噪声的影响，LREF 应小于LIN。公式12计算系统相位噪声；公式13将该影响归一化到LIN（图5）。例如，LNORM为-240dBc/Hz，参考输入频率为100MHz的PLL产生的LIN为-160dBc/Hz。由图5可知，参考源的相位噪声底必须至少为–170dBc/Hz，才能使其对系统相位噪声的影响不超过0.4dBc/Hz。
例如，当LIN = -160dBc/Hz且LREF = -170dBc/Hz时：
如果LREF = -160dBc/Hz（等于LIN）：
这表明，当参考相位噪声等于LIN时，系统噪声恶化3dB。为将影响保持在0.4dB以下，参考源噪底必须至少比LIN低10dB。
图5：参考噪声影响
方法2：将参考相位噪声折算到PLL带内输出相位噪声
图6给出了两个100MHz晶体参考源的相位噪声曲线。前者为超低相位噪声晶体振荡器(ULPN XO)，后者示例为一款业界领先相位噪声性能的恒温晶体振荡器（OCXO)。高性能OCXO的成本通常是ULPN XO的10倍至100倍。
图6：100MHz参考相位噪声
公式16将图6中的参考相位噪声曲线折算到PLL/VCO输出频率。例如，图7展示了在PLL输出频率10GHz时，基于图6中的参考源并按照公式16计算得到的结果。
图7还绘制了图3中fPFD = 100MHz、输出10GHz时的理论带内PLL曲线LOUT(TOTAL)，以供对比。将理论带内输出相位曲线与折算后的参考相位噪声曲线进行对比，可确定各输入参考源成为主要相位噪声贡献者时所对应的相位偏移（表1）。
表1：相位偏移频率：参考输入成为PLL带内相位噪声性能主要贡献者
|
|
相位偏移(kHz) |
|
100MHz ULPN XO |
<30 |
|
100MHz OCXO |
<0.3 |
图7：100MHz参考相位噪声折算到PLL输出频率10GHz时的带内相位噪声
参考源选择：输入参考摆率
PLL带内相位噪声底随参考输入转换速率变化，其成因是幅度调制到相位调制(AM-PM)转换，即幅度噪声转化为相位噪声。1 参考输入转换速率越快，AM-PM转换越弱，LNORM越优。部分制造商提供了PLL带内归一化相位噪声底随参考输入转换速率变化的典型曲线（图8）。
图8：归一化带内相位噪声底与参考输入转换速率的关系
正弦波参考源与方波参考源的转换速率比较具有一定困难。正弦波厂商通常以频率和dBm为幅度表示信号；方波厂商通常以上升时间和以V为单位的幅度表示信号。公式17用于在50Ω系统中将dBm换算为VPEAK，或参见ADI计算器。公式18和公式19分别用于计算正弦波和方波的转换速率。图9针对若干常用参考频率绘制了公式18的计算结果。
图9：转换速率与正弦波幅度和频率的关系
其中：PdBm = 正弦波幅度，单位为dBm
计算正弦波的转换速率：
其中：f = 正弦波频率，单位为Hz
VPEAK = 正弦波峰值幅度，单位为V
转换速率单位为V/s
计算方波的转换速率：
其中：V p-p = 方波峰峰值幅度，单位为V
tRISE = 上升时间（秒）
%上限tRISE与%下限tRISE阈值 = 测量阈值（例如80%和20%）
转换速率单位为V/s
试比较一个+10dBm、100MHz的正弦波参考信号与一个上升时间为1ns的3.3V LVCMOS方波信号（20%/80%阈值）。
利用公式17计算正弦波的转换速率：
VPEAK = √2 × √10(10/10) × 50Ω/1000mW) = √2 × √(0.5) = 1.0V
利用公式18：
转换速率 = 2 × π × 100 × 10⁶ × 1.0 = 628 × 10⁶V/s = 628V/µs
利用公式19计算方波的转换速率：
转换速率 = 3.3 × (0.80 – 0.20) / 1 × 10–9 = 3.3 × 0.6/1 × 10–9 = 1980 × 106V/s = 1980V/µs
LVCMOS方波的摆率约高3.2倍，从而改善LNORM，如图8所示。然而，方波参考信号可能因谐波引入杂散，需针对具体应用进行评估。
参考时钟分配缓冲器选型
时钟分配缓冲器将单个参考源分配到多个PLL（图1）。参考性能受时钟缓冲器噪声底和输出转换速率影响；时钟缓冲器的输入转换速率考量与上一节所述PLL的输入转换速率考量相同。本节重点讨论时钟缓冲器的附加噪声特性。
分配后的参考信号相位噪声由参考相位噪声与缓冲器附加相位噪声共同构成。公式20用于计算参考分配网络的总相位噪声。
其中：
LREF = fREF参考源的噪声
LBUFFER = 时钟缓冲器在fREF频率时的附加相位噪声
LREFBUF = fREF频率时LREF与LBUFFER相位噪声的估算合成值
fOFFSET = 偏移频率，单位为Hz
低噪声时钟缓冲器厂商通常会提供不同载波频率下的附加相位噪声曲线。若缺少时钟缓冲器在所需参考频率对应的相位噪声曲线，公式21可用于将最近可用频率的相位噪声折算到目标参考频率。
LBUFFER-DS = 时钟缓冲器数据手册中fBUFFER-DS频率对应的相位噪声
fBUFFER-DS = 时钟缓冲器数据手册中相位噪声曲线对应的频率
fOFFSET = 偏移频率，单位为Hz
例如，某时钟缓冲器数据手册给出了122.88MHz时的附加相位噪声曲线。应用需要100MHz参考信号，并将采用图6中的OCXO作为参考源。
第1步：使用公式21估算100MHz参考信号所需的缓冲器相位噪声调整量。详见表2。
LBUFFER(x) = LBUFFER-DS(x) – 20 × log10(122.8MHz/100MHz)
LBUFFER(x) = LBUFFER-DS(x) – 1.8
表2：将时钟缓冲器数据手册中给定频率的相位噪声折算为目标参考频率的相位噪声
|
fOFFSET (Hz) |
122.88MHz LBUFFER-DS(dBc/Hz) |
100MHz |
|
10 |
-140 |
-141.8 |
|
100 |
-148 |
-149.8 |
|
1k |
-156 |
-157.8 |
|
10k |
-164 |
-165.8 |
|
100k |
-170 |
-171.8 |
|
1M |
-170 |
-171.8 |
第2步：使用公式20将估算的时钟缓冲器在100MHz的相位噪声与100MHz OCXO相位噪声叠加。详见表3。
表3：参考时钟分配网络的总相位噪声
|
fOFFSET (Hz) |
100MHz(OCXO) LREF (dBc/Hz) |
100MHz LBUFFER (dBc/Hz) |
LREFBUF (dBc/Hz) |
|
10 |
-115 |
-141.8 |
-115 |
|
100 |
-138 |
-149.8 |
-137.7 |
|
1k |
-166 |
-157.8 |
-157.2 |
|
10k |
-182 |
-165.8 |
-165.7 |
|
100k |
-187 |
-171.8 |
-171.7 |
|
1M |
-187 |
-171.8 |
-171.7 |
公式16可以改写为公式22。使用公式22可以创建与图7类似的图，如图10所示。将理论带内曲线与折算后的参考噪声一同绘制，可确定参考噪声成为主要贡献者的位置（表4）。此处，低成本时钟缓冲器恶化了OCXO性能。值得注意的是，高端OCXO的价格通常约为时钟缓冲器的100倍。
图10：100MHz参考源和时钟缓冲器相位噪声折算到PLL输出频率10GHz时的带内相位噪声
表4：相位偏移频率：参考输入成为带内相位噪声性能主要贡献者
|
|
相位偏移(kHz) |
|
100MHz OCXO |
<0.3 |
|
100MHz OCXO + 时钟缓冲器 |
<0.6 |
仿真与结论
前几节给出了参考源与时钟缓冲器选型的分析方法。或者，也可使用PLL仿真软件（如ADIsimPLL），ADIsimPLL可从ADI官网免费下载。本文重点介绍关键仿真要点，不提供分步教程。ADIsimPLL提供在线培训材料和帮助菜单作为额外支持。本文讨论的三个100MHz参考模型（OCXO、OCXO加时钟缓冲器以及ULPN XO）均在ADIsimPLL中使用ADF4377 PLL/VCO进行了仿真。选用该PLL/VCO是因其LNORM和L1/f与前文理论PLL相近。参考模型通过Reference Library Editor （Libraries菜单）创建，并在Phase Noise Table选项卡中输入相位噪声。请参阅图11。
仿真结果如图12、图13和图14所示。
图11：ADIsimPLL参考库编辑器
仿真结果表明，参考源与时钟缓冲器的不同选型，会使PLL带内相位噪声相差零点几dB到20dB以上。对于要求在偏移小于10kHz处实现最低相位噪声的应用，两者的选型都至关重要，并可能显著影响系统成本。
图12：仿真1：ADF4377采用100MHz OCXO参考源
图13：仿真2：ADF4377采用100MHz OCXO加时钟缓冲器参考源
表5：fOUT = 10GHz时各参考源的性能与成本对比
|
参数 |
100MHz OCXO |
100MHz OCXO + 时钟缓冲器 |
100MHz ULPN XO |
|
fREF，1kHz偏移处的相位噪声(dBc/Hz) |
-166 |
-157.2 |
–143 （典型值） |
|
fREF，10kHz偏移处的相位噪声(dBc/Hz) |
-182 |
-165.7 |
-155 （典型值） |
|
折算到fOUT，1kHz偏移处的相位噪声(dBc/Hz) |
-126 |
-117.2 |
-103 |
|
折算到fOUT，10kHz偏移处的相位噪声(dBc/Hz) |
-142 |
-125.7 |
-115 |
|
fOUT = 10GHz时的交叉频率 |
<0.3kHz |
<0.6kHz |
<30kHz |
|
相对成本 |
$$$$$ |
$$$$$ + $ |
$ |
图14：仿真3，ADF4377采用100MHz ULPN XO参考源
表5总结了fOUT = 10GHz时三种参考源提供方式的对比。OCXO的近端偏移相噪性能最佳，但成本最高。增加时钟缓冲器会使1kHz偏移处的相噪性能恶化约9dB，10kHz偏移处恶化约16dB。对于可容忍偏移高于30kHz处相噪性能由参考源噪声主导的应用，ULPN XO是成本更低的替代方案。
参考文献
1 “随机噪声对时序抖动的影响——理论与实践”。Maxim Integrated，2005年9月。
作者简介
Chris Pearson毕业于普渡大学，获电气工程学位。他现任ADI广泛市场频率生成事业部的高级应用工程经理。
Jules Nikko De La Cruz毕业于泽维尔大学，获电子工程学位。他现任ADI广泛市场频率生成事业部的产品应用工程师，专注于直接数字合成(DDS)与时钟解决方案。
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